OpenWrt – Blame information for rev 4

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4 office 1 --- a/arch/arm/mach-cns3xxx/cns3xxx.h
2 +++ b/arch/arm/mach-cns3xxx/cns3xxx.h
3 @@ -162,11 +162,13 @@
4 #define CNS3XXX_L2C_BASE 0x92000000 /* L2 Cache Control */
5  
6 #define CNS3XXX_PCIE0_MEM_BASE 0xA0000000 /* PCIe Port 0 IO/Memory Space */
7 +#define CNS3XXX_PCIE0_MEM_BASE_VIRT 0xE0000000
8  
9 #define CNS3XXX_PCIE0_HOST_BASE 0xAB000000 /* PCIe Port 0 RC Base */
10 #define CNS3XXX_PCIE0_HOST_BASE_VIRT 0xE1000000
11  
12 #define CNS3XXX_PCIE0_IO_BASE 0xAC000000 /* PCIe Port 0 */
13 +#define CNS3XXX_PCIE0_IO_BASE_VIRT 0xE2000000
14  
15 #define CNS3XXX_PCIE0_CFG0_BASE 0xAD000000 /* PCIe Port 0 CFG Type 0 */
16 #define CNS3XXX_PCIE0_CFG0_BASE_VIRT 0xE3000000
17 @@ -175,13 +177,16 @@
18 #define CNS3XXX_PCIE0_CFG1_BASE_VIRT 0xE4000000
19  
20 #define CNS3XXX_PCIE0_MSG_BASE 0xAF000000 /* PCIe Port 0 Message Space */
21 +#define CNS3XXX_PCIE0_MSG_BASE_VIRT 0xE5000000
22  
23 #define CNS3XXX_PCIE1_MEM_BASE 0xB0000000 /* PCIe Port 1 IO/Memory Space */
24 +#define CNS3XXX_PCIE1_MEM_BASE_VIRT 0xE8000000
25  
26 #define CNS3XXX_PCIE1_HOST_BASE 0xBB000000 /* PCIe Port 1 RC Base */
27 #define CNS3XXX_PCIE1_HOST_BASE_VIRT 0xE9000000
28  
29 #define CNS3XXX_PCIE1_IO_BASE 0xBC000000 /* PCIe Port 1 */
30 +#define CNS3XXX_PCIE1_IO_BASE_VIRT 0xEA000000
31  
32 #define CNS3XXX_PCIE1_CFG0_BASE 0xBD000000 /* PCIe Port 1 CFG Type 0 */
33 #define CNS3XXX_PCIE1_CFG0_BASE_VIRT 0xEB000000
34 @@ -190,6 +195,7 @@
35 #define CNS3XXX_PCIE1_CFG1_BASE_VIRT 0xEC000000
36  
37 #define CNS3XXX_PCIE1_MSG_BASE 0xBF000000 /* PCIe Port 1 Message Space */
38 +#define CNS3XXX_PCIE1_MSG_BASE_VIRT 0xED000000
39  
40 /*
41 * Testchip peripheral and fpga gic regions